FPGA와 CPLD의 차이점

프로그래머블 로직 칩의 두 가지 유형은 필드 프로그래머블 게이트 어레이(FPGA)와 복합 프로그래머블 로직 디바이스(CPLD)입니다. 전자는 "세밀한" 장치인 반면, 후자는 더 큰 블록을 기반으로 합니다. 두 유형은 서로 다른 장단점을 가지고 있습니다. FPGA는 간단한 애플리케이션에 더 적합하지만 CPLD는 복잡한 알고리즘에 이상적입니다.

CPLD는 프로그래밍 가능한 ASIC 디바이스입니다.

CPLD는 매크로셀로 구성된 프로그래머블 IC 디바이스입니다. 매크로셀에는 조합 논리 기능을 완성하는 AND 어레이와 플립플롭이 포함되어 있습니다. AND 배열은 CPLD의 출력인 제품 용어를 생성합니다. 제품항 번호는 CPLD의 용량을 나타내기도 합니다. 마찬가지로 AND-OR 배열에는 각 교집합에 프로그래밍 가능한 퓨즈가 있습니다.

CPLD는 하드웨어 설명 언어를 사용하여 프로그래밍할 수 있습니다. 이러한 언어는 소프트웨어를 작성하고 테스트하는 데 사용할 수 있습니다. 예를 들어 엔지니어가 CPLD에 대한 하드웨어 설명 언어(HDL)를 작성하면 CPLD에서 이를 읽을 수 있습니다. 그런 다음 코드를 칩에 다운로드합니다. 그런 다음 CPLD 칩이 제대로 작동하는지 테스트하고 회로도나 하드웨어 설명 언어를 수정하여 버그를 수정할 수 있습니다. 최종적으로 프로토타입을 생산 단계로 보낼 수 있습니다.

CPLD는 알고리즘에 더 적합합니다.

CPLD는 수많은 복잡한 알고리즘을 구현하도록 설계할 수 있는 대규모 집적 회로입니다. CMOS EPROM과 EEPROM 프로그래밍 기술의 조합을 사용하며 고밀도 및 저전력 소비가 특징입니다. 고밀도 아키텍처를 통해 매우 빠른 속도와 고밀도 작동을 구현할 수 있습니다. 또한 CPLD는 내부 구성 요소가 많아 매우 복잡합니다.

또한 CPLD는 FPGA보다 더 빠르고 예측 가능합니다. 전기적으로 지울 수 있는 프로그래머블 읽기 전용 메모리(EEPROM)를 사용하여 구성되기 때문에 비트 스트림을 공급하기 위해 외부 비휘발성 메모리가 필요한 FPGA와 달리 시스템 부팅 시 온칩으로 구성할 수 있습니다. 따라서 CPLD는 많은 애플리케이션에서 FPGA보다 알고리즘에 더 적합합니다.

더 안전한 CPLD

FPGA와 CPLD에는 몇 가지 주요 차이점이 있습니다. FPGA는 프로그래밍 가능한 로직으로 구성되는 반면, CPLD는 보다 유연한 구조를 사용합니다. CPLD는 프로그래밍 가능한 기능이 더 적지만 여전히 프로그래밍하기가 더 쉽습니다. CPLD는 여러 개의 매크로셀이 있는 단일 칩으로 구성되는 경우가 많습니다. 각 매크로셀에는 해당 출력 핀이 있습니다.

두 가지 유형의 칩의 첫 번째 중요한 차이점은 클록이 생성되는 방식입니다. CPLD는 단일 외부 클럭 소스 또는 여러 개의 고유한 클럭 생성 칩을 사용할 수 있습니다. 이러한 클럭은 위상 관계가 정의되어 있으며 칩 프로그래밍 성능을 향상시키는 데 사용할 수 있습니다. CPLD는 여러 가지 방법으로 프로그래밍할 수 있으며, 필요한 경우 설계를 여러 번 변경할 수 있습니다.

CPLD는 전체 소유 비용도 낮습니다. 이러한 요소 덕분에 생산 비용이 저렴합니다. CPLD는 다양한 애플리케이션에 사용할 수 있습니다. 예를 들어, CPLD에는 많은 개별 구성 요소가 포함될 수 있지만 프로그래밍 가능한 논리 요소가 여러 개 포함될 수도 있습니다. 이는 유연성을 높여줍니다.

CPLD가 더 저렴합니다.

CPLD는 FPGA보다 비용 효율적이지만 FPGA에는 특정 제한이 있습니다. CPLD는 크기가 작기 때문에 회로가 결정적이지 않아 타이밍 시나리오를 복잡하게 만들 수 있습니다. 그럼에도 불구하고 더 뛰어난 유연성과 보안을 포함하여 FPGA와 관련된 여러 가지 장점이 있습니다.

CPLD는 정적 랜덤 액세스 메모리를 사용하는 FPGA와 달리 전기적으로 지울 수 있는 프로그래머블 읽기 전용 메모리를 사용하여 프로그래밍할 수 있습니다. 따라서 FPGA는 외부 비휘발성 메모리에서 재구성해야 하는 반면, CPLD는 시스템 부팅 중에 자체적으로 구성할 수 있습니다. 또한 CPLD는 FPGA보다 전력 효율과 열 효율이 더 높습니다.

CPLD는 상호 연결 매트릭스로 서로 연결된 복잡한 프로그래밍 가능 로직 매크로 셀로 구성됩니다. 이 매트릭스는 재구성이 가능하며 대규모 고속 로직 설계를 지원할 수 있습니다. CPLD의 일반적인 용도는 시스템 부트로더와 같은 FPGA의 구성 메모리입니다. CPLD에는 비휘발성 메모리가 있는 반면, FPGA는 외부 메모리를 사용하여 구성을 로드합니다.

CPLD는 타이밍 로직에 더 적합합니다.

CPLD는 여러 작업을 수행할 수 있는 집적 회로입니다. 마이크로셀당 이중 래치 기능을 가능하게 하는 로직 더블링 아키텍처를 통해 유연성과 프로그래밍 기능이 향상되었습니다. 이 기술을 통해 더 작은 장치에 충분한 수정 공간을 확보할 수 있습니다. CPLD는 다중 독립 피드백, 다중 라우팅 리소스, 개별 출력 활성화 등 기존 CMOS보다 더 많은 기능을 수행할 수 있습니다.

CPLD는 외부 구성 메모리가 필요하지 않으므로 기존 로직보다 유연합니다. FPGA와 달리 CPLD는 시스템이 꺼져 있어도 구성이 유지되는 비휘발성 메모리인 EEPROM을 사용합니다.